引 言
   　 确定性信号的不同时刻取值一般都具有较强的相关性；而干扰噪声的随机性较强，其不同时刻取值的相关性较差，利用这一差异可以把确定性信号和干扰噪声区分开来。对于叠加了噪声的信号x(t)，当其自相关函数Rx(τ)的延时τ较大时，随机噪声对Rx(τ)的贡献很小，这时的Rx(τ)主要表现x(t)中包含的确定性信号的特征，例如直流分量，周期性分量的幅度和频率等。而对于非周期性的随机噪声，当延时τ较大时，噪声项的自相关函数趋向于零，这就从噪声中把有用信号提取出来了。
    　利用FPGA强大的并行运算功能和其内核中丰富的存储器资源，很容易实现一些在分立元器件中难以实现的功能，例如高速的并行乘积运算，向存储器储存和调用数据等。利用这个优势可以将一些本来复杂的运算和数字逻辑大大的简化在一块芯片之中。
    　SoC(System on Chip)是20世纪90年代提出的概念，它是将多个功能模块集成在一块硅片上，提高芯片的集成度并减少了外设芯片的数量和相互之间在PCB上的连接，同时系统性能和功能都有很大的提高。随着FPGA芯片工艺的不断发展，设计人员在FPGA中嵌入软核处理器成为可能，Altera和Xilinx公司相继推出了SoPC(System on a Programmable Chip)的解决方案，它是指在FPGA内部嵌入包括CPU在内的各种IP组成一个完整的系统，在单片FPGA中实现一个完整得系统功能。
   　 与SoC相比，SoPC具有更高的灵活性，FPGA的可编程特性使之可以根据需要任意定制SoPC系统；与ASIC相比，SoPC具有设计周期短，设计成本低的优势同时开发难度也大大降低。

1 相关算法的分析及系统总体设计
1．1 相关算法
    随机信号x(t)的自相关函数Rx(t1，t2)是其在时域特性的平均度量，它反应同一随机噪声x(t)在不同时刻t1和t2取值的相关程度，其定义为：
   
    对于各态遍历的平稳随机噪声，其统计特征量与时间起点无关。令t1=t，t2=t-τ，则Rx(t1，tz)=Rx(t，t-r)，简记为Rx(τ)：
   
    在连续域中自相关函数可以用积分表示为：
   
    在离散域中自相关函数的表现为数字累加和，即：
   
式中：N为累加平均的次数；k为延时序号。因为在FPGA等数字器件中自相关计算都是建立在数字离散域基础上的。其中x(n)与x(n-k)时间的相隔即式(2)中τ的值为采样时间间隔△t乘以延时数k，τ=△tk，在数字离散处理系统中τ的取值只能为△t的整数倍。根据数字相关量化噪声导致的SNR的退化比的定义：
   　 D=模拟相关的SNR／数字相关的SNR (5)
  　  数字相关的SNR=6．02n+1．76(dB)，
  　  n=A／D转换器的量化位数 (6)
    　从上式可见，在保持模拟相关的SNR参数不变的情况下，有效地提高A／D转换器的量化位数可以很好地减小SNR的退化比。
    　该设计的基本算法思想是：首先将A／D(Analogeto Digital)转化得到的数字信号通过“乒乓”RAM进行缓冲，然后将数据送人乘法器中进行乘法运算，计算得到x(n)与x(n-k)的乘积，将N次乘积送入累加器相加得到以后，乘以1／N或者除以N即可得到式(4)。其具体流程图如图1所示。

1．2 总体实现思路
   　 相关算法整体设计思路如图2所示。

   　 FLASH芯片 用于保存NiosⅡ中运行的程序代码和FPGA中的配置数据。在SoPC Builder中定制NiosⅡ系统时集成了CFI(通用FLASH接口)控制器。这样就可以很方便地使用FLASH芯片；SDRAM通常用于需要大量易失性存储器且成本要求高的的应用系统。SDRAM比较便宜，但需要实现刷新操作、行列管理、不同延迟和命令序列等逻辑。NiosⅡ系统中集成的SDRAM芯片接口能够处理所有的SDRAM协议要求，使SDRAM的使用方便。