滤波器（ LPF） 构成。其中相位累加器由W 位加法器与W 位累加寄存器级联构成。

　　DDS 工作时，每来一个时钟脉冲p，加法器将相位步进值Δθ 与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。

　　累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。相位累加器输出的数据作为查表地址，从波形存储器（ ROM） 中提取对应的波形抽样值（ 二进制编码） ，送入D/A 转换器C 中。在相位累加器的数据输出范围0 ~ 2W – 1，与波形存储器中一个完整周期波形的地址，按照特定的函数关系对应起来的前提下，相位累加器的每次溢出，DDS 就相应的输出了一个周期的波形。因此，相位累加器的溢出频率就是DDS 输出的信号频率。由此可推导出DDS 输出的信号频率公式：

　　从公式（ 1） 可以看出，在相位累加器宽度W 为定值、相位步进值Δθ 为1 时，可得出DDS 的最小输出频率，即DDS 的频率分辨率fr。因此，只需要调整相位步进值Δθ，就可以使DDS 的频率以fr的整数倍输出。

　　2. 2 DDS 工作模式选择

　　根据公式可以看出，在相位累加器宽度W 为定值的前提下，DDS 的输出频率，取决于Δθ 和fclk。

　　Δθ 取值为DDS 的相位分辨率时，DDS 输出信号的每个周期由固定点数组成，此时fout与fclk成比例关系，DDS 为调频模式; fclk为定值时，DDS 输出信号在单位时间内由固定点数组成，此时fout与Δθ 成比例关系，DDS 为调相模式。

　　调频模式，其关键点为采用锁相环技术对预置输出频率进行倍频［3 - 4］。与调相模式相比，调频模式不仅要多出锁相环及相应倍频逻辑电路的设计，且在进行频率调整时，信号会有短时间的失锁，造成输出信号的振荡。因此，调相模式是本设计中DDS 的最佳选择。

　　2. 3 DSP 实现DDS 的优势

　　无论是用分立逻辑器件还是CPLD 或FPGA 设计DDS，其目的都是为了将相位累加器的累加、输出、波形数据查表等这些运算处理通过硬件电路高速实现。唯一的区别就是应用CPLD 或FPGA 设计DDS，可以将诸多分立器件实现的逻辑电路，通过VHDL 等编程语言编程固化在单一芯片上，从而达到简化硬件电路设计目的。而采用DSP 设计DDS，则完全可以利用其高速运算能力，通过软件编程来完成相位累加器的累加、输出、波形数据查表等运算。因此，相比于采用CPLD 或FPGA，采用DSP设计DDS 更灵活高效。

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• 第 1 页：巧用DSP在电源设计中的应用

• 第 2 页：基于DSP 的DDS 的参数设计

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